Dalam desain semikonduktor, metodologi sel standar adalah metode merancang sirkuit terpadu khusus aplikasi (ASIC) dengan sebagian besar fitur logika digital. Metodologi sel standar adalah contoh abstraksi desain, di mana tata letak integrasi skala sangat besar (VLSI) tingkat rendah diringkas menjadi representasi logika abstrak (seperti gerbang NAND).
Metodologi berbasis sel – kelas umum yang dimiliki oleh sel standar – memungkinkan satu desainer untuk fokus pada aspek desain digital tingkat tinggi (fungsi logis), sementara desainer lain berfokus pada aspek implementasi (fisik). Seiring dengan kemajuan manufaktur semikonduktor, metodologi sel standar telah membantu perancang menskalakan ASIC dari IC fungsi tunggal yang relatif sederhana (dari beberapa ribu gerbang), hingga perangkat sistem-on-a-chip (SoC) multi-juta gerbang yang kompleks.
Konstruksi sel standar
Sel standar adalah sekelompok transistor dan struktur interkoneksi yang menyediakan fungsi logika boolean (misalnya, AND, OR, XOR, XNOR, inverter) atau fungsi penyimpanan (flipflop atau latch). Sel paling sederhana adalah representasi langsung dari fungsi boolean NAND, NOR, dan XOR elemen, meskipun sel dengan kompleksitas yang jauh lebih besar biasanya digunakan (seperti 2-bit full-adder, atau muxed D-input flipflop.) Logika boolean sel fungsi disebut pandangan logisnya: perilaku fungsional ditangkap dalam bentuk tabel kebenaran atau persamaan aljabar Boolean (untuk logika kombinasional), atau tabel transisi status (untuk logika sekuensial).
Biasanya, desain awal sel standar dikembangkan pada level transistor, dalam bentuk netlist transistor atau tampilan skematis. Netlist adalah deskripsi nodal transistor, koneksi mereka satu sama lain, dan terminal mereka (port) ke lingkungan eksternal. Tampilan skematik dapat dibuat dengan sejumlah program Computer Aided Design (CAD) atau Electronic Design Automation (EDA) yang berbeda yang menyediakan Graphical User Interface (GUI) untuk proses pembuatan netlist ini. Desainer menggunakan program CAD tambahan seperti SPICE untuk mensimulasikan perilaku elektronik netlist, dengan mendeklarasikan stimulus input (bentuk gelombang tegangan atau arus) dan kemudian menghitung respons domain waktu (analog) sirkuit. Simulasi memverifikasi apakah netlist mengimplementasikan fungsi yang diinginkan dan memprediksi parameter terkait lainnya, seperti konsumsi daya atau penundaan propagasi sinyal.
Karena tampilan logis dan netlist hanya berguna untuk simulasi abstrak (aljabar), dan bukan pembuatan perangkat, representasi fisik dari sel standar juga harus dirancang. Juga disebut tampilan tata letak, ini adalah tingkat abstraksi desain terendah dalam praktik desain umum. Dari perspektif manufaktur, tata letak VLSI sel standar adalah tampilan yang paling penting, karena paling dekat dengan “cetak biru manufaktur” sebenarnya dari sel standar. Tata letak diatur ke dalam lapisan dasar, yang sesuai dengan struktur yang berbeda dari perangkat transistor, dan lapisan kabel interkoneksi dan melalui lapisan, yang bergabung bersama terminal dari formasi transistor. Lapisan kabel interkoneksi biasanya diberi nomor dan memiliki lapisan khusus yang mewakili koneksi khusus antara setiap lapisan berurutan. Lapisan non-manufaktur juga dapat hadir dalam tata letak untuk tujuan Otomasi Desain, tetapi banyak lapisan yang digunakan secara eksplisit untuk program CAD Tempat dan rute (PNR) sering disertakan dalam tampilan abstrak yang terpisah namun serupa. Tampilan abstrak sering berisi informasi yang jauh lebih sedikit daripada tata letak dan dapat dikenali sebagai file Format Ekstraksi Tata Letak (LEF) atau yang setara.
Setelah tata letak dibuat, alat CAD tambahan sering digunakan untuk melakukan sejumlah validasi umum. Pemeriksaan Aturan Desain (DRC) dilakukan untuk memverifikasi bahwa desain memenuhi persyaratan pengecoran dan tata letak lainnya. Ekstraksi Parasitik (PEX) kemudian dilakukan untuk menghasilkan daftar jaringan PEX dengan properti parasit dari tata letak. Sambungan nodal dari netlist tersebut kemudian dibandingkan dengan netlist skematik dengan prosedur Layout Vs Schematic (LVS) untuk memverifikasi bahwa model konektivitas setara.
PEX-netlist kemudian dapat disimulasikan lagi (karena berisi properti parasit) untuk mencapai model waktu, daya, dan derau yang lebih akurat. Model ini sering ditandai (berisi) dalam format Synopsys Liberty, tetapi format Verilog lainnya dapat digunakan juga.
Terakhir, alat Place and Route (PNR) yang kuat dapat digunakan untuk menyatukan semuanya dan mensintesis (menghasilkan) tata letak Integrasi Skala Sangat Besar (VLSI), secara otomatis, dari netlist desain tingkat tinggi dan denah lantai.
Selain itu, sejumlah alat CAD lainnya dapat digunakan untuk memvalidasi aspek lain dari tampilan dan model sel. Dan file lain dapat dibuat untuk mendukung berbagai alat yang menggunakan sel standar untuk banyak alasan lain. Semua file ini yang dibuat untuk mendukung penggunaan semua variasi sel standar secara kolektif dikenal sebagai pustaka sel standar.
Untuk fungsi Boolean tipikal, ada banyak netlist transistor ekuivalen fungsional yang berbeda. Demikian pula, untuk netlist biasa, ada banyak tata letak berbeda yang sesuai dengan parameter performa netlist. Tantangan perancang adalah untuk meminimalkan biaya pembuatan tata letak sel standar (umumnya dengan meminimalkan area mati sirkuit), sambil tetap memenuhi persyaratan kinerja kecepatan dan daya sel. Akibatnya, tata letak sirkuit terpadu adalah pekerjaan yang sangat padat karya, meskipun ada alat desain untuk membantu proses ini.
Perpustakaan
Pustaka sel standar adalah kumpulan fungsi logika elektronik tingkat rendah seperti AND, OR, INVERT, flip-flop, latch, dan buffer. Sel-sel ini direalisasikan sebagai sel kustom penuh dengan tinggi tetap, lebar variabel. Aspek utama dari pustaka ini adalah tingginya tetap, yang memungkinkannya ditempatkan dalam baris, memudahkan proses tata letak digital otomatis. Sel biasanya mengoptimalkan tata letak kustom penuh, yang meminimalkan penundaan dan area.
Pustaka sel standar biasanya berisi dua komponen utama:
- Library Database – Terdiri dari sejumlah tampilan sering kali termasuk tata letak, skematik, simbol, abstrak, dan tampilan logis atau simulasi lainnya. Dari sini, berbagai informasi dapat ditangkap dalam sejumlah format termasuk format LEF Cadence, dan format Synopsys Milkyway, yang berisi informasi yang dikurangi tentang tata letak sel, cukup untuk alat “Tempat dan Rute” otomatis.
- Abstrak Waktu – Umumnya dalam format Liberty, untuk memberikan definisi fungsional, waktu, daya, dan informasi kebisingan untuk setiap sel.
Pustaka sel standar juga dapat berisi komponen tambahan berikut.
- Tata letak penuh sel
- model SPICE dari sel
- Model Verilog atau model VHDL-VITAL
- model ekstraksi parasit
- Dek aturan DRC
Contohnya adalah gerbang logika XOR sederhana, yang dapat dibentuk dari gerbang OR, INVERT dan AND.
Penerapan sel standar
Sebenarnya, fungsi NAND atau NOR 2-input cukup untuk membentuk kumpulan fungsi Boolean arbitrer apa pun. Namun dalam desain ASIC modern, metodologi sel standar dipraktikkan dengan pustaka (atau pustaka) sel yang cukup besar. Pustaka biasanya berisi beberapa implementasi dari fungsi logika yang sama, berbeda dalam area dan kecepatan Variasi ini meningkatkan efisiensi alat sintesis, tempat, dan rute (SPR) otomatis. Secara tidak langsung, hal ini juga memberikan desainer kebebasan yang lebih besar untuk melakukan trade-off implementasi (area vs. kecepatan vs. konsumsi daya). Sekelompok lengkap deskripsi sel standar biasanya disebut perpustakaan teknologi.
Alat Electronic Design Automation (EDA) yang tersedia secara komersial menggunakan pustaka teknologi untuk mengotomatiskan sintesis, penempatan, dan perutean ASIC digital. Perpustakaan teknologi dikembangkan dan didistribusikan oleh operator pengecoran. Pustaka (bersama dengan format netlist desain) adalah dasar untuk bertukar informasi desain antara berbagai fase proses SPR.
Perpaduan
Dengan menggunakan tampilan logis sel perpustakaan teknologi, alat Sintesis Logika melakukan proses transformasi matematis deskripsi level transfer-register (RTL) ASIC menjadi netlist yang bergantung pada teknologi. Proses ini analog dengan kompiler perangkat lunak yang mengubah daftar program C tingkat tinggi menjadi daftar bahasa rakitan yang bergantung pada prosesor.
Netlist adalah representasi sel standar dari desain ASIC, pada level tampilan logis. Ini terdiri dari contoh gerbang perpustakaan sel standar, dan konektivitas port antar gerbang. Teknik sintesis yang tepat memastikan kesetaraan matematis antara netlist yang disintesis dan deskripsi RTL asli. Netlist tidak berisi pernyataan dan deklarasi RTL yang belum dipetakan.
Alat sintesis tingkat tinggi melakukan proses transformasi model tingkat C (SystemC, ANSI C/C++) deskripsi menjadi netlist yang bergantung pada teknologi.
Penempatan
Alat penempatan memulai implementasi fisik ASIC. Dengan denah lantai 2-D yang disediakan oleh perancang ASIC, alat placer menetapkan lokasi untuk setiap gerbang di netlist. Netlist penempatan gerbang yang dihasilkan berisi lokasi fisik dari setiap sel standar netlist, tetapi mempertahankan deskripsi abstrak tentang bagaimana terminal gerbang dihubungkan satu sama lain.
Biasanya sel-sel standar memiliki ukuran konstan setidaknya dalam satu dimensi yang memungkinkan mereka berbaris dalam baris di sirkuit terpadu. Chip akan terdiri dari sejumlah besar baris (dengan daya dan ground berjalan di samping setiap baris) dengan setiap baris diisi dengan berbagai sel yang membentuk desain sebenarnya. Placers mematuhi aturan tertentu: Setiap gerbang diberi lokasi unik (eksklusif) di peta mati. Gerbang tertentu ditempatkan satu kali, dan tidak boleh menempati atau tumpang tindih dengan lokasi gerbang lainnya.
Rute
Menggunakan netlist penempatan gerbang dan tampilan tata letak perpustakaan, router menambahkan jalur koneksi sinyal dan jalur catu daya. Netlist fisik yang dirutekan penuh berisi daftar gerbang dari sintesis, penempatan setiap gerbang dari penempatan, dan interkoneksi yang ditarik dari perutean.
DRC/LVS
Cacat litograf simulasi dan fabrikasi lainnya terlihat dalam interkoneksi logam sel standar kecil.
Design Rule Check (DRC) dan Layout Versus Schematic (LVS) adalah proses verifikasi. Fabrikasi perangkat yang andal pada deep-submicrometer modern (0,13 µm ke bawah) memerlukan kepatuhan yang ketat terhadap jarak transistor, ketebalan lapisan logam, dan aturan kerapatan daya. DRC secara menyeluruh membandingkan netlist fisik dengan serangkaian “aturan desain pengecoran” (dari operator pengecoran), lalu menandai setiap pelanggaran yang diamati.
Proses LVS mengonfirmasi bahwa tata letak memiliki struktur yang sama dengan skema terkait; ini biasanya merupakan langkah terakhir dalam proses tata letak. Alat LVS mengambil sebagai input diagram skematik dan tampilan yang diekstraksi dari tata letak. Ini kemudian menghasilkan netlist dari masing-masing dan membandingkannya. Node, port, dan ukuran perangkat semuanya dibandingkan. Jika sama, LVS lolos dan desainer dapat melanjutkan. LVS cenderung menganggap jari-jari transistor sama dengan transistor ekstra lebar. Jadi, 4 transistor (masing-masing selebar 1 μm) secara paralel, transistor 1 μm 4 jari, atau transistor 4 μm dipandang sama oleh alat LVS. Fungsi file .lib akan diambil dari model SPICE dan ditambahkan sebagai atribut ke file .lib.
Metodologi berbasis sel lainnya
“Sel standar” jatuh ke dalam kelas aliran otomatisasi desain yang lebih umum yang disebut desain berbasis sel. ASIC terstruktur, FPGA, dan CPLD adalah variasi pada desain berbasis sel. Dari sudut pandang desainer, semua berbagi ujung depan input yang sama: deskripsi desain RTL. Namun, ketiga teknik tersebut berbeda secara substansial dalam detail aliran SPR (Synthesize, Place-and-Route) dan implementasi fisik.
Ukuran kompleksitas
Untuk desain sel standar digital, misalnya dalam CMOS, metrik independen teknologi umum untuk ukuran kompleksitas adalah gate equivalents (GE).
