Verilog

Sejarah

Verilog dibuat sekitar tahun 1984 oleh Phil Moorby di Gateway Design Automation. Pada tahun 1985, versi komersial pertama Verilog dirilis. Pada tahun 1986, sebuah simulator menggunakan bahasa ini dibuat – Verilog-XL. Pada tahun 1988, alat sintesis perangkat keras berbasis Verilog pertama diproduksi oleh Synopsys.

Pada tahun 1989, Gateway Design Automation diakuisisi oleh Cadence, yang memutuskan untuk menjadikan Verilog sebagai standar terbuka pada tahun 1990. Open Verilog International (OVI) didirikan untuk mengawasi perkembangan bahasa tersebut. Organisasi ini mengarah pada pembuatan standar bahasa resmi pertama – IEEE Std 1364-1995 – pada tahun 1995. Open Verilog International dan VHDL International bergabung pada tahun 2000 untuk membentuk organisasi baru – Accellera. Berdasarkan keinginan pengguna dan saran dari produsen perangkat lunak, standar tersebut direvisi pada tahun 2001 (IEEE Std 1364-2001).

Pada tahun 2002, Accellera memulai perombakan besar-besaran Verilog. Karena banyaknya perubahan dan peningkatan, diputuskan untuk membuat proyek baru – SystemVerilog – sambil mempertahankan tingkat kompatibilitas yang tinggi dengan Verilog asli. Pada akhir tahun 2005, versi baru standar Veriloga IEEE Std 1364-2005 dan versi pertama standar SystemVeriloga IEEE Std 1800-2005 disetujui.

Keterangan

Pada versi 1995, Verilog adalah bahasa deskripsi perangkat keras yang agak heterogen dengan deskripsi tingkat gerbang yang sangat baik, dukungan yang sangat baik untuk tingkat menengah (RTL), dan dukungan yang dapat diterima untuk tingkat yang lebih tinggi. Perubahan yang diperkenalkan pada tahun 2001 membuat bahasa lebih homogen, meningkatkan sintaksis, dan meningkatkan dukungan untuk tingkat deskripsi yang lebih tinggi.

Unit dasar deskripsi hirarki proyek di Verilog adalah modul. Modul tingkat rendah dapat dengan mudah digunakan di dalam modul tingkat tinggi dengan menentukan nama modul, label, daftar nilai parameter modul (opsional), dan daftar koneksi ke modul lain. Deskripsi fungsional modul dimungkinkan berkat selalu bersamaan dan proses awal. Di dalam proses, Anda dapat menggunakan instruksi yang dikenal dari bahasa pemrograman tradisional lainnya (pernyataan penugasan, pemanggilan fungsi, for loop, while loop, repeat loop, dll.).