Logic synthesis

Sintesis logika adalah salah satu langkah dalam menghasilkan IPcore. Dimulai dari algoritma yang ditulis dalam HDL (hardware description language), tujuan dari kegiatan ini adalah untuk menyempurnakan kode yang diimplementasikan, melalui transformasi kode RTL (register transfer level) ke level gerbang logika. Kegiatan ini dapat dilakukan secara manual atau menggunakan alat sintesis. Langkah-langkahnya adalah: menyempurnakan kode RTL ke tingkat Netlist dan melakukan verifikasi untuk menghilangkan kesalahan sintesis. Artefak masukan adalah komponen dalam RTL. Artefak keluaran adalah komponen Netlist.